新思科技近日宣布其工程变更命令(engineering change orders, eco)解決方案tweaker™ eco获得群联电子的采用，有效协助该nand控制芯片及储存解决方案领导厂商实现卓越的设计到签核运算能力，并加速其下一代大型设计的设计周转时间。这项突破性技术让群联电子成功将芯片设计周期的 eco 迭代减少 50%，并将整体eco 周转时间缩短3 倍，确保其设计团队针对大型设计容量具有设计灵活性，同时在人工智能(ai)、数据中心、汽车电子、超级连接、超级运算、工业和消费等设计应用上，也达到理想的功耗、性能和面积 (ppa) 优化目标。

随著芯片设计的尺寸和复杂性不断增加，传统eco工具面临更多提升运算能力、增加机器储存和存储器容量的需求。采用层次化设计等传统的eco策略与工具，常常无法将大型设计所需的存储器、储存空间和运行时间降至最低，从而影响到设计的生产力。而新思科技tweaker eco的全新gigachip hierarchical技术， 能够大幅缩短周转时间并减少数百个千兆字节的存储器，同时带来可预测的设计收敛以及更少的 eco 迭代，并保证其准确性。具备gigachip hierarchical的eco 技术提供了可预测的层次式收敛(hierarchical convergence)，经优化后能在单一机器上同时执行超过 1 亿个器件单元的设计和数百个多模式场景，相较于传统的 eco 流程，该技术能大幅降低所需的硬件资源。

群联电子处长张家源表示："先进节点的设计具有严格的ppa门槛，因此不能容许时序错误和冗长的eco收敛时间。透过部署具备 gigachip hierarchical技术的新思科技tweaker eco，我们以超过三倍的速度大幅改善了从设计到签核的生产力、效率和上市时间的目标。借由与新思科技签核产品组合的深度整合，我们的设计团队不仅确保一次流片成功，还大大减少了设计迭代的次数以及所需的存储数量。对我们的客户而言，这是一个了不起的里程碑，而我们也期望能继续与新思科技合作，为不断演进的半导体产业持续创造新一代的设计。"

随著大量支持ai软件的投资与定制化芯片的开发，签核场景的数量相应提高，加上先进工艺节点的物理复杂性不断提升，快速准确的eco收敛成为芯片实现过程中关键且持续成长的一环。tweaker eco运用了创新的 gigachip hierarchical eco 技术， 能以更快速的执行时间、更少的存储器以及可扩展的架构来处理市场上的大规模芯片。比起传统的eco流程，tweaker eco所需的硬件资源较少，这让群联电子能有效地使用单一机器降低其每次执行的成本，从而使设计的成本降至更低。

新思科技芯片实现事业部副总裁sanjay bali 表示："随著设计迈向更小的制程节点，设计收敛的挑战因物理场景数量的提高而显著增加。每次出现eco都可能影响流片的时间表，业界需要一个有效的解决方案以尽早辨识、分析、处理和恢复芯片可靠性问题。tweaker eco的gigachip hierarchical技术移除了传统的设计障碍并降低了运算成本，让客户得以有效推出大规模芯片设计产品。"

作为新思科技签核产品组合的一部分，tweaker 是业界领先具备灵活流程控制和整合 gui 的完整 eco 解决方案，整合了具备时序和信号完整性分析与签核的业界标准新思科技 primetime® 、寄生提取(parasitic extraction)业界标准的starrc™以及ic compiler™ ii 和 fusion compiler™ ，让开发者有信心以更快的设计收敛路径，实现先进制程节点对芯片设计的所有ppa要求。

上市时间

新思科技tweaker eco已经上市。

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