mathworks 今天宣布，hdl verifier 从现已上市的 release 2019b 开始提供对 universal verification methodology (uvm) 的支持。hdl verifier 能够让开发 fpga 和 asic 设计的设计验证工程师直接从 simulink 模型生成 uvm 组件和测试平台，并在支持 uvm 的仿真器（比如来自 synopsys、cadence 和 mentor 的仿真器）中使用这些组件和测试平台。

wilson research group 的一项最近研究发现，48% 的 fpga 设计项目和 71% 的 asic 设计项目依赖 uvm 进行设计验证。通常，算法开发人员和系统架构师在 matlab 和 simulink 中开发新算法内容。然后，设计验证(dv)工程师在为 rtl 测试平台手工编写代码时使用 matlab 和 simulink 模型作为参考，这一过程极其耗时。现在借助 hdl verifier，dv 工程师可以从已经在 simulink 中开发的系统级模型自动生成 uvm 组件，如序列或记分板。在为诸如无线通信、嵌入式视觉和控制等应用中使用的 asic 和 fpga 设计而开发测试平台时，此方法可以减少验证工程师所花费的时间。

"借助 simulink，我们在手工编写生产 uvm 测试平台、测试序列和记分板上花费的时间可以减少大约 50%，从而有更多时间专注于突破性创新应用。"allegro microsystems 的 asic 开发经理 khalid chishti 说，"我们针对汽车应用设计的 asic 依赖 uvm 进行生产验证，为这些设备开发算法曾是一项繁琐的任务，而 matlab 和 simulink 对此进行了简化。"

hdl verifier 增添了一些新功能，例如，从 matlab 和 simulink 中生成 uvm 组件、systemverilog 断言和 systemverilog dpi 组件，现在可向负责 asic 和 fpga 生产验证的设计验证团队提供更多扩展性支持。这些设计验证团队原本通过在 systemverilog 中手工编写代码，进而在 hdl 仿真器中开发严格测试平台，现在，他们能够从现有 matlab 和 simulink 模型直接生成验证组件，并重用这些模型加快创建生产验证环境的速度。

"根据 wilson research 和 mentor graphics 的 2018 年功能验证研究，dv 工程师在开发测试平台中花费在 asic 和 fpga 项目上的时间，大约占他们工作时间的五分之一。"mathworks 首席 hdl 产品营销经理 eric cigan 说，"hdl verifier 能够从现有 matlab 和 simulink 模型生成 uvm 和 systemverilog dpi 组件，不仅可以提高 dv 工程师的生产效率，而且会增进系统架构师、硬件设计师与 dv 工程师之间的合作。"

图示：hdl verifier从simulink模型生成uvm组件©mathworks

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